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ETRI 제주 지역 상생협력을 위한 인재양성 프로그램 Verilog를 이용한 회로설계 기초 실습 모집 공고
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교육대상
ETRI 주최 반도체 기본교육 수료자 및 관련 분야 재직자 10명 내외
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교육기간
2026. 9. 4.(금) ~ 9. 6.(일) (3일, 21시간)
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장소
제주산학융합지구 기업연구관 1층 ICT 강의실
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신청기간
2026. 8. 24.(월) ~ 8. 28.(금) 16:00까지
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신청방법
구글 폼 제출을 통해 신청
- 접수링크: https://forms.gle/Rp3qgchsEqCLeJKo6
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주관기관
ETRI
menu_book교육 내용
사업 개요 및 배경
- ETRI 제주 지역 상생협력을 위한 인재양성 프로그램의 일환으로, 도내 실무형 반도체 전문 인력 양성을 목표로 함.
- 시스템 반도체(SoC) 설계 역량 함양을 위한 교육 제공.
지원 대상 및 자격 요건
- ETRI 주최 반도체 기본교육 수료자 및 관련 분야 재직자.
- 10명 내외 선발.
지원 내용 및 규모
- 교육명: Verilog를 이용한 회로설계 기초 실습
- 교육기간: 2026. 9. 4.(금) ~ 9. 6.(일) (3일, 21시간)
- 교육장소: 제주산학융합지구 기업연구관 1층 ICT 강의실
- 교육내용: 반도체 개발 개요, Verilog HDL 기초 학습, 회로 설계 실습, 시뮬레이션 도구 활용 등.
신청 방법
- 모집기간: 2026. 8. 24.(월) ~ 8. 28.(금) 16:00까지.
- 신청방법: 제주산학융합원 홈페이지 공지사항 확인 후 구글 폼 제출.
- 접수문의: 미래교육팀 070-4223-1469.
평가 및 선정 절차
- 선발 결과는 개별 문자(SMS) 또는 이메일로 통보.
call문의처
070-4223-1469